Ag 0 está alimentado a 5v




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BUS AGP


  • Acelerate Graphic Port. Aparecido en mayo de 1997. Está directamente conectado con el controlador de memoria (la novedad es que la tarjeta de video, antes de aparecer este puerto, estaba conectada a bus PCI), y por lo tanto con acceso directo al bus del procesador.

  • La gran ventaja que ofrecía el bus AGP es que no requería que las tarjetas de vídeo tuvieran mucha memoria, pues el procesador gráfico podía acceder a la memoria principal a velocidad razonable, por lo que no había necesidad de almacenar datos como texturas en la propia tarjeta.

  • La versión AGP 1.0 trabajaba con tensiones de 3.3v y ofrecía una tasa de transferencia de 8 bytes por cada dos ciclos de reloj (64 líneas de datos, dos ciclos por transferencia utilizando un reloj de 66 MHz) a esta velocidad se la ha tomado como referencia denominándola 1x

  • Más tarde apareció 2x que ofrecía una velocidad de 8 octetos por ciclo. En realidad lo que hace es transmitir dos paquetes de 8 octetos en el mismo ciclo de datos.

  • En 1998 aparece AGP2.0 que permite una velocidad de transferencia de 4x, lo que significa que es 4 veces mayor que AGP1.0 1x.

  • AGP2.0 está alimentado a 1.5v.

  • Después de AGP 2.0 aparecen unos conectores denominados “universales” que soportan tanto AGP1.0 como AGP2.0 (sobre todo en lo que respecta a las tensiones de alimentación)

  • La versión AGP3.0 aparece en 2002, permite transferencias 8x.



Características del Bus

  • AGP es una variante del bus PCI. Su velocidad de reloj es de 66MHz (opción que admite el bus PCI como característica especial) su ancho de bus de datos de 32 bits.

  • El ancho de banda de AGP 1x es de 264 MB/s

  • Cuando aparece la versión 4x se consiguen 1GB/s. Estas tarjetas tienen un consumo de 25W.

  • La generación AGP Pro (versión de AGP2.0) consumen 50W

  • La norma AGP Pro 8x ofrece 2GB/s

  • AGP 1X : 66,66 MHz x 1(coef.) x 32 bits /8 = 266.67 Mo/s

  • AGP 2X : 66,66 MHz x 2(coef.) x 32 bits /8 = 533.33 Mo/s

  • AGP 4X : 66,66 MHz x 4(coef.) x 32 bits /8 = 1,06 Go/s

  • AGP 8X : 66,66 MHz x 8(coef.) x 32 bits /8 = 2,11 Go/s

  • Señalar que todas las normas AGP ofrecen compatibilidad hacia atrás.

Conectores.



  • Conector AGP1.5 voltios.

  • Conector AGP 3.3 voltios

  • Conector Universal (se distingue de los otros porque existe un único canal de insersión.

Resumen

AGP

Tension

Mode

AGP 1.0

3.3 V

1x, 2x

AGP 2.0

1.5 V

1x, 2x, 4x

AGP 2.0 universal

1.5 V, 3.3 V

1x, 2x, 4x

AGP 3.0

1.5 V

4x, 8x




  • Utiliza pipeline y side band addressing, pero ¿QUE SIGNIFICA?

  • SideBand Addressing significa que hay un conjunto de líneas añadidas que sirven como medio para solicitar transacciones, liberando al bus de datos de tener que compartir su función con las líneas de dirección.

  • Basado en el estándar 2.1 de PCI.

    AGP

    PCI

    Pipelined requests

    Non-pipelined

    Address/data de-multiplexed

    Address/data multiplexed

    Peak at 533MB/s in 32 bits

    Peak at 133MB in 32 bits

    Single target, single master

    Multi-target, multi-master

    Memory read/write only, no other I/O operations

    Link to entire system

    High/low priority queues

    No priority queues

  • Pipe line significa que puede hacer múltiples peticiones de acceso a datos encabalgando una petición con la respuesta de la anterior. ¿Cómo?

  • AGP 1.0 define velocidades 1x y 2x con conectores de 3.3v

  • AGP 2.0 y AGP Pro define velocidades 1x,2x,3x,4x, con conectores 3.3v o 1.5v o universales.

  • AGP 3.0 define velocidades 1x.2x.3x.4x,8x con conectores con conectores 3.3v o 1.5v o universales.

  • AGP permite que el procesador gráfico utilice la memoria principal como un espacio de trabajo. Para ello dispone de un mecanismo que permite que secciones separadas del la memoria del sistema sean vistas de manera uniforme por el procesador gráfico (Graphics Aperture Remapping Table – GART)

  • BUS PCI Express




  • Peripheral Component Interconect Express. denominado 3GIO por 3ª Generación de Entrada/Salida.

  • Puesto a punto en julio de 2002, pretende ser un sustituto del PCI (-X) como bus de sistema y además interfaz de entrada salida.

  • Mejora a PCI (-X) porque sus enlaces son serie lo que permite multiplicar las frecuencias de reloj a velocidades tan grandes que compensan la pérdida de eficiencia al realizar las conversiones paralelo-serie-paralelo.

Características del bus.




  • El bus ofrece enlaces punto a punto, donde cada enlace puede disponer de una o varias pistas (lanes). 1x,2x,4x,8x,16x,32x.

  • La arquitectura del bus es especificada en niveles.

    • Nivel Físico:

      • Conexión punto a punto.

      • Transmisión serie.

      • Codificación diferencial.

      • Insersión y extracción en caliente.

    • Nivel de Enlace.

      • Integridad de los datos.

    • Nivel de Transacción.

      • Protocolo basado en transmisión de paquetes.

    • Nivel de Software

      • Software PCI

      • Drivers de dispositivos.

    • Nivel de configuración del Sistema Operativo.

      • Modelo PCI PnP: inicialización, enumeración, configuración)

  • Se mantiene la compatibilidad con el modelo de direccionamiento con el objeto de que haya el menor impacto sobre las aplicaciones y los drivers que trabajan sobre PCI (-X)

  • El nivel de software genera peticiones de lectura y escritura al nivel de transacción y de ahí son enviadas a los dispositivos utilizando un protocolo de paquetes.

  • El nivel de enlace secuencializa los paquetes y realiza corrección de errores con objeto de proporcionar un mecanismo de transmisión seguro.

  • El nivel físico básico consiste en dos canales simplex, uno de transmisión y otro de recepción.

  • La velocidad inicial es de 2.5 Gtransferencias por seguno y dirección, que resulta en un ancho de banda de 200 MB/s

Nivel Físico:

  • Cada nueva pista añadida al nivel físico, compuesta de otros dos enlaces, uno en cada dirección, aumenta el ancho de banda del canal.

  • Cuando hay más de un enlace en una dirección, el nivel físico distribuye los datos a transmitir entre todos los enlaces.

  • El proceso de distribución y reconstrucción de un paquete para ser enviado por múltiples enlaces físicos es completamente transparente al nivel de enlace.

  • En la inicialización, los niveles físicos de dos dispositivos interconectados acuerdan, sin la intervención de ningún firmware o S.O., el número de pistas y la frecuencia a utilizar en la comunicación.

Nivel de Enlace.

  • Su principal cometido es asegurar la emisión/recepción fiable de paquetes al enlace.

  • Los paquetes son troceados, secuencializados y se les añade códigos de corrección de error.

  • Un paquete no se envía hasta asegurar que al otro lado hay espacio disponible para recibirlo.

  • Los paquetes detectados como erróneos a la recepción son retransmitidos.

Nivel de Transacción.

  • El nivel de transacción recibe peticiones de lectura y escritura desde el sofware, crea los paquetes de solicitud y los envía al nivel de enlace.

  • También recibe paquetes de respuesta del nivel del enlace, y completa una petición solicitada desde el software.

  • Cada paquete generado por el nivel de Transacción tiene un único identificador, de manera que las respuestas a ese paquete sean dirigidas correctamente.

  • Un paquete contiene una dirección de destino de 32 bits, extensible a 64 bits, y pueden añadírsele categorías como “prioridad” que serán utilizadas para un óptimo enrutamiento.

  • Soporta 4 espacios de direcciones: los tres espacios conocidos en PCI (memoria, entrada-salida y configuración) y un cuarto denominado Espacio de Mensajes.

  • El Espacio de Mensajes es utilizado para la transmisión de todo tipo de mensajes alternativos al uso tradicional del bus: interrupciones, peticiones de manejo de la alimentación, reseteos (Ciclos especiales)

Nivel Software

  • Se consideran dos aspectos importantes en cuanto a la compatibilidad software:

    • Inicialización o enumeración

    • Run-time

  • El modelo de Inicialización o enumeración de PCI es lo suficientemente robusto

  • (Se detectan los dispositivos existentes en el bus y se les asigna recursos como direcciones en el espacio de memoria o entrada salida del procesador, vectores de interrupciones, etc)

  • Los conceptos de Espacio de configuración de PCI no han cambiado en PCI Express, por lo tanto, el software de inicialización existente en los SO deberá seguir funcionando en PCI Express.

  • El modelo de uso Run-Time del bus permanece igualmente sin modificar. Existen un conjunto de dispositivos con recursos asignados y se accederá a ellos por medio de transacciones de lectura y escritura tanto a memoria como a entrada salida.

Conectores.



  • Los conectores son incompatibles con los antiguos conectores PCI aunque el comportamiento del bus de cara al dispositivo es el mismo, ofreciendo un protocolo compatible.

  • El bus va a permitir, además de continuar siendo plug and play, insertar y extraer los dispotivos en caliente, con lo cual se propone también como interfaz de entrada salida sustituyendo a usb y fire-wire.

  • El conector básico es 1x y posee 36 conexiones. Se supone útil para dispositivos de entrada salida de alta velocidad.

  • El conector 4x posee 64 conexiones y se le postula para servidores.

  • El conector 8x posee 98 conexiones y está destinado a ser usado sobre servidores

  • El conector 16x posee 164 conexiones y mide 89 mm siendo destinado a servir de puerto gráfico.

Bibliografía:


AGP y PCI-Express: http://www.commentcamarche.net/pc/

PCI-Express: Creating a Third Generation I/O Interconnect

Ajay V. Bhaff

Desktop Architecture Labs

Intel Corporation


AGP: http://www.sysopt.com/features/mboard/article.php/3549951

AGP: http://www.interfacebus.com/Design_Connector_AGP.html


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